[Abstract]

Systolic Array은 인공지능 가속화에 자주 사용되는 구조 중 하나로, 특히 MAC(Multiply-Accumulate) 연산을 가속화하는데 효과적입니다. Systolic Array 내부에는 다양한 순차논리회로가 있으며, 이 중 큰 비중을 차지하는 것으로 Accumulator 레지스터, 파이프라인 레지스터가 있습니다. 이러한 순차논리회로들은 클럭 신호에 의해 작동하기 때문에, 조합논리회로보다 전력 소모가 높은 특성을 가지고 있습니다. 본 논문은 전력 소모 개선을 위한 Partially Redundant Binary Representation을 이용한 Systolic Array을 제안합니다. 기존 CPA-Factored Systolic Array 구조보다 평균 22.3%의 전력 감소와 평균 9.7%의 면적 감소를 달성합니다.

Systolic Array is a widely used structure for accelerating machine learning, and it is particularly effective in speeding up MAC(Multiply-Accumulate) operations. Inside the Systolic Array, there are various sequential logic circuits, among which Accumulator registers and pipeline registers occupy a large proportion. These sequential logic circuits operate based on clock signals, resulting in the characteristic that they consume more power than combinational logic circuits. The paper proposes a Systolic Array using Partially Redundant Binary Representation to improve power consumption. It achieves an average power reduction of 22.3% and an average area reduction of 9.7% compared to the existing CPA-Factored Systolic Array structure.